vivado FIR核报错

zjemail2120110819

于 2022-08-20 23:22:54 发布

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文章标签： fpga开发
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博客作者遇到了在Xilinx FPGA项目中编译时的错误，问题涉及到unisim.vcomponents库未被找到。尝试仿真时，如果选择Verilog则能继续，但混合模式会导致错误。作者已经咨询过Xilinx官网，但没有得到明确的解决方案。
摘要由CSDN通过智能技术生成

— Loading package STANDARD

** Error: (vcom-11) Could not find unisim.vcomponents.

** Error (suppressible): ../../../../project_1.ip_user_files/ipstatic/hdl/fir_compiler_v7_2_vh_rfs.vhd(73): (vcom-1195) Cannot find expanded name “unisim.vcomponents”.

** Error: ../../../../project_1.ip_user_files/ipstatic/hdl/fir_compiler_v7_2_vh_rfs.vhd(73): in protected region

** Note: ../../../../project_1.ip_user_files/ipstatic/hdl/fir_compiler_v7_2_vh_rfs.vhd(73): VHDL Compiler exiting

End time: 23:02:45 on Aug 20,2022, Elapsed time: 0:00:00

Errors: 3, Warnings: 1

child process exited abnormally

Error in macro ./fir_tb_compile.do line 30

上面报错一堆，谁能告诉我上面错误，到xilinx官网，问了 。 也没问出来什么原因。 下面的地方，必须选择verilog. 如果选mixed,就报错。没法仿真了。 也是无语了。

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原文链接：https://blog.csdn.net/zjemail2120110819/article/details/126445827